[數位系統實驗期末專題digital_system_finalproj]

這是國立成功大學資訊系 (NCKU CSIE) 數位系統設計課程的期末專案。 本專案使用 Xilinx Vivado 進行開發，並透過 Tcl script 進行版本控制與還原。

🛠 開發環境 (Prerequisites)

• IDE: Xilinx Vivado [填寫版本，例如 2022.1]
• Board: [填寫板子型號，例如 PYNQ-Z2 / ZYBO-Z7]
• Language: Verilog / SystemVerilog / Tcl

📂 專案結構 (Project Structure)

本專案採用輕量化版本控制，主要包含以下檔案：

• rebuild.tcl: 用於自動重建完整 Vivado 專案的腳本。
• ip_repo/: 包含本專案使用到的所有 Custom IP (已在地化，無需額外設定路徑)。
• srcs/ (或 src): 包含 RTL 原始碼與 Constraint 檔案 (.xdc)。

🚀 如何還原專案 (How to Build)

請依照以下步驟，在你的電腦上重建此 Vivado 專案：

1. 下載專案

開啟 Terminal 或 Git Bash：

git clone [你的 GitHub 網址]

2. 開啟 Vivado

啟動 Vivado (僅需開啟介面，無需手動建立新專案)。

3. 執行還原腳本

在 Vivado 下方的 Tcl Console 輸入以下指令：

步驟 A：切換目錄 請將路徑改為你下載專案的資料夾路徑 (注意：Windows 路徑請用斜線 / 或雙反斜線 \\)

cd c:/Downloads/你的專案資料夾名稱

步驟 B：執行重建

source rebuild.tcl

等待腳本執行完畢後，Vivado 會自動開啟專案，Block Design 與 IP 連線皆會自動恢復。

📝 注意事項 (Notes)

• 若開啟 Block Design 時發現 IP 顯示鎖定 (Locked)，請點選 Report IP Status 並執行 Upgrade Selected 即可，不需要重新拉線。
• Bitstream 生成位置：./[專案名稱].runs/impl_1/

👥 作者 (Authors)

• [康予騫/F74136843]