These are my projects of computer composition class, written in verilog language and run in Vivado 2017.
project_1是加法器最初版本
project_1-2是补码减法
project_1_3adder是三个数加法器
project_2是乘法器(一次移1位)
proj2-2是改进乘法器(一次移2位)
project_3是寄存器堆
project3_2是改进寄存器堆(16个64位寄存器)
projecct_8是我们小组的实验大作业，实现了一个流水线CPU，目前测试过仿真没有问题(要上箱的话需要手动添加目录下的lcd module)